一、TDC是什么时间数字转换器TDC是一种能将时间间隔转换为数字信号的关键电子模块时间间隔测量测量两个脉冲信号Start/Stop之间的上升沿时间差 ΔT。相位数字化将模拟的时钟相位差或脉冲到达时刻转换为数字码Time Stamp。核心评价公式Tres​分辨率、Tmeas​量程、DNL/INL微分/积分非线性决定测距精度。二、TDC的测试方法由于TDC对亚皮秒ps级抖动敏感无法仅靠数字ATE自动测试设备完成通常采用“ATE 高精度信号源”的混合测试方案。方法一码密度法Code Density Test——核心TDC时间数字转换器的码密度测试法是一种用于精确测量其内部每个延迟单元bin实际延迟时间的统计方法。它能有效校准因工艺、电压、温度PVT变化导致的非线性误差是提升TDC测量精度的关键技术码密度测试法的基本逻辑向TDC输入大量在时间上随机分布的脉冲信号通过统计这些信号落在哪个延迟单元的次数来反推每个单元的延迟时间生成随机测试信号首要条件是生成一个与TDC采样时钟频率不相关即非整数倍关系的随机脉冲信号。这可以确保脉冲的上升沿能够均匀地落在参考时钟周期的任意相位点上。实践中常用环形振荡器或基于相干采样理论的时钟逻辑来产生这种信号。执行大量采样与统计将上述随机脉冲信号输入到TDC的延迟链中。TDC会对每个脉冲的到达时刻进行采样并记录下它最终停留在哪个延迟单元即输出哪个数字码。这个过程需要重复极大量的次数N次例如数万到数百万次以获得足够的统计数据。构建直方图统计完成后会得到一个直方图。其横坐标代表TDC的每一个延迟单元bin纵坐标代表该延迟单元被随机脉冲“击中”的次数通过直方图拐点计算DNL/INL。方法二双通道延迟扫描法Dual-Channel Ramp使用高分辨率AWG任意波形发生器如Keysight M819X系列产生两路相位连续步进滑移的信号例如步进1ps遍历TDC的全量程绘制“输入延迟 vs 输出码”的传递曲线。方法三PLL锁相环时钟相位抽取法利用TDC内部的PLL产生多相时钟通过DSP数字信号处理分析FFT快速傅里叶变换频谱测量有效位数ENOB有效位数和抖动引入的噪声底噪。三、测试内容在半导体CP晶圆测试/FT最终测试阶段测试内容必须覆盖以下6大类测试类别具体参数英文缩写工程意义静态直流特性IDD​静态功耗、漏电流Ileak​判断芯片是否短路或栅氧击穿时间分辨率LSBLeast Significant Bit最低有效位或 TresTres​单位时间码对应的皮秒数如10ps/LSB线性度DNL微分非线性、INL积分非线性DNL ±0.5 LSB确保无失码INL决定远距离测距误差增益与失调Gain Error增益误差、Offset失调时间校准算法的输入参数动态范围量程Range与最小脉宽检测能否检测到窄至几百皮秒的脉冲噪声性能RMS Jitter均方根抖动、Peak-to-Peak Jitter峰峰值抖动决定信噪比SNR信噪比通常在0.5ps~5ps RMS四、标准测试用例基于码密度法的实验室测试用例TC_ID: TDC_FT_001测试条件VDD1.8VTa25∘CREF_CLK 100MHz超低相位噪声源。输入激励Start信号周期 1μs脉宽 5ns上升沿 200ps。Stop信号与Start同源但通过外部可编程延迟线延迟步进 Δ0.5ps产生。测试步骤设置延迟 Δ0ps采集1000次输出CODE记录均值。步进 Δ 从0ps 递增至 10ns覆盖TDC量程每步采集1000次。绘制“输入延迟-输出码”曲线。判决标准Pass/Fail曲线斜率必须在 1±5%增益合格。任意码宽偏差 1psDNL ±1ps。最大码值不低于 1023对于10bit TDC。五、相关标准文件文件编号名称适用章节/内容GB/T 17940-2000《半导体器件 集成电路 第2部分数字集成电路》静态电流、输入漏电的测试条件基础电性GB/T 15651-2020《半导体器件 光电子器件》若TDC用于激光雷达针对光电接口时序配合的参考SJ/T 10370.1-2016《半导体集成电路 电压/频率和频率/电压转换器测试方法》最接近虽然名称是FVC但其“脉冲时间参数测试”章节的测试夹具布局、地线回路要求可直接套用GJB 548B-2005军用《微电子器件试验方法和程序》芯片用于军工/航天环境应力测试温度循环、稳态寿命前的时间参数漂移测试必须参照此标准IEC 62008国际《Performance test methods for digitizer modules》这是针对数字化仪的但其“直方图测试法”和“正弦波拟合法”是TDC线性度测试的国际公认底层逻辑六、实操的“避坑”建议同轴线缆等长测试TDC时Start和Stop两条通道的射频线缆物理长度差异必须 1cm否则引入的固定延迟误差会导致Gain Error超标。码密度法的“非相干”条件输入信号的频率与TDC采样时钟的频率必须互质非整数倍关系否则直方图会出现周期性缺失导致测得的DNL虚高。国标未覆盖的部分对于动态Jitter抖动测试国标更新较慢建议参考JESD204B高速串行接口协议中的误码率BER浴盆曲线测试法来辅助验证TDC在高速下的稳定性。